Los chips 3D ganan terreno a medida que el miniaturizado de transistores llega a su límite

Un equipo de la Universidad de Illinois en Urbana-Champaign dice que ha encontrado una forma de mantener el aumento del rendimiento de los chips sin reducir más los transistores: apilar el circuito verticalmente, capa por capa, y hacerlo con un rendimiento lo bastante alto como para que las fábricas presten atención. El resultado es un enfoque de chips 3D que podría eludir uno de los cuellos de botella más duros de la industria de semiconductores a medida que la escalabilidad del silicio se ralentiza y el viejo manual se vuelve rápidamente caro.

Las cifras principales son difíciles de ignorar. Los investigadores construyeron una pila de tres capas con 625 transistores en cada nivel y luego informaron un rendimiento del 98% al 100%. Aún mejor para quienes realmente tienen que fabricar esto, el proceso de baja temperatura produjo transistores comparables a los estándar fabricados a 1000 °C.

Por qué el apilamiento vertical es diferente

Ya existen chips 3D comerciales, pero la mayoría se basa en unir obleas hechas por separado. Eso funciona, pero las conexiones entre capas son comparativamente toscas, lo que limita la densidad que puede alcanzar la pila. El método de Illinois sigue una vía más agresiva: cada nueva capa se hace crecer directamente sobre la anterior, creando enlaces verticales mucho más finos y un alineamiento más preciso.

También hay una razón muy práctica por la que la industria ha estado dando vueltas a esta idea durante años. La fabricación moderna de chips sigue dependiendo en gran medida de pasos a alta temperatura, pero una vez que la primera capa está terminada, el procesamiento posterior no puede acercarse a esos niveles de calor sin dañar lo ya construido. La respuesta del equipo fue transferir membranas ultradelgadas de silicio monocristalino y unirlas a no más de 200 °C, con seguridad por debajo de ese umbral.

Recomendado

Abortan la prueba de Starship en la plataforma

Lo que sugiere el rendimiento del 98% al 100%

• Se demostraron tres capas de silicio apiladas.
• Cada capa contenía 625 transistores.
• Se reportó un rendimiento del 98% al 100%.
• La temperatura de unión se mantuvo en 200 °C o menos.
• Se mostraron circuitos lógicos 3D funcionales y celdas SRAM.

Esa cifra de rendimiento importa porque la integración 3D a menudo ha parecido elegante en artículos y desordenada en producción. A la industria de semiconductores no le importan mucho las diapositivas bonitas; le importa si un proceso puede sobrevivir a las realidades de fábrica y si puede hacerlo sin disparar el consumo de energía o los costes. Un proceso que preserve la calidad de los transistores mientras se mantiene dentro de los límites térmicos es el tipo de avance que puede llevar una demostración de laboratorio a la conversación con los fabricantes de chips reales.

IBM, Intel y TSMC ya participan

Los investigadores dicen que IBM, Intel y TSMC están ayudando a adaptar la técnica para líneas de fabricación reales. Es un movimiento sensato: no hace falta adivinar si el resto de la industria ve la dirección hacia la que se encamina esto. Con el estrechamiento de transistores acercándose a sus límites físicos y económicos, la lucha se está desplazando hacia meter más capacidad de cómputo en la misma huella, y el apilamiento 3D es una de las pocas vías que aún parecen escalables.

La pregunta abierta es qué tan rápido puede pasar esto de un prototipo apilado impresionante a algo que las fábricas puedan reproducir a volumen. Si el proceso resiste más allá de tres capas, la industria de los chips podría empezar a fabricar no solo chips más pequeños, sino también más altos.